(57) 1. Схема драйвера затвора на матрице (GOA) на основе полупроводниковых тонкопленочных транзисторов из низкотемпературного поликремния (LTPS), содержащая множество подключенных последовательно блоков GOA, при этом каждый из множества блоков GOA содержит модуль управления разверткой, выходной модуль, модуль снижения напряжения и выходной регулировочный модуль;
при этом n представляет собой положительное целое число и, за исключением первого и последнего блоков GOA, в n-м блоке GOA:
модуль управления разверткой содержит первый тонкопленочный транзистор, третий тонкопленочный транзистор и пятый тонкопленочный транзистор, при этом
первый тонкопленочный транзистор содержит затвор, электрически связанный с первым синхронизирующим сигналом, исток, электрически подключенный к выходному зажиму G(n-1) предыдущего n-1 блока GOA, и сток, электрически подключенный к третьему узлу;
третий тонкопленочный транзистор содержит затвор, электрически связанный с третьим синхронизирующим сигналом, исток, электрически подключенный к выходному зажиму G(n+1) следующего n+1 блока GOA, и сток, электрически подключенный к третьему узлу; и
пятый тонкопленочный транзистор содержит затвор, электрически подключенный к постоянному напряжению на высоком уровне напряжения, исток, электрически подключенный к третьему узлу, и сток, электрически подключенный к первому узлу;
выходной модуль содержит второй тонкопленочный транзистор и первый ускоряющий конденсатор, при этом
второй тонкопленочный транзистор содержит затвор, электрически подключенный к первому узлу, исток, электрически связанный со вторым синхронизирующим сигналом, и сток, электрически подключенный к выходному зажиму G(n); и
один вывод первого ускоряющего конденсатора электрически подключен к первому узлу, а другой вывод электрически подключен к выходному зажиму G(n);
модуль снижения напряжения содержит четвертый тонкопленочный транзистор, шестой тонкопленочный транзистор, седьмой тонкопленочный транзистор, восьмой тонкопленочный транзистор и второй ускоряющий конденсатор, при этом
четвертый тонкопленочный транзистор содержит затвор, электрически подключенный ко второму узлу, исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный к выходному зажиму G(n);
шестой тонкопленочный транзистор содержит затвор, электрически подключенный к третьему узлу, исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный ко второму узлу;
седьмой тонкопленочный транзистор содержит затвор, электрически подключенный ко второму узлу, исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный к первому узлу;
восьмой тонкопленочный транзистор содержит затвор, электрически связанный с четвертым синхронизирующим сигналом, исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный к выходному зажиму G(n); и
один вывод второго ускоряющего конденсатора электрически подключен ко второму узлу, а другой вывод электрически связан со вторым синхронизирующим сигналом; и
выходной регулировочный модуль содержит девятый тонкопленочный транзистор, десятый тонкопленочный транзистор, одиннадцатый тонкопленочный транзистор и двенадцатый тонкопленочный транзистор, при этом
девятый тонкопленочный транзистор содержит затвор, электрически связанный со вторым синхронизирующим сигналом, исток, электрически подключенный к постоянному напряжению на высоком уровне напряжения, и сток, электрически подключенный к четвертому узлу;
десятый тонкопленочный транзистор содержит затвор, электрически подключенный к первому узлу, исток, электрически подключенный к четвертому узлу, и сток, электрически подключенный к выходному зажиму G(n);
одиннадцатый тонкопленочный транзистор содержит затвор, электрически подключенный к выходному зажиму G(n-1), исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный к четвертому узлу; и
двенадцатый тонкопленочный транзистор содержит затвор, электрически подключенный к выходному зажиму G(n+1), исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный к четвертому узлу;
при этом все тонкопленочные транзисторы представляют собой полупроводниковые тонкопленочные транзисторы из низкотемпературного поликремния;
при этом обеспечен последовательный вывод импульсов первого синхронизирующего сигнала, второго синхронизирующего сигнала, третьего синхронизирующего сигнала и четвертого синхронизирующего сигнала без перекрывания; и
при этом перемещение уровня напряжения четвертого узла происходит со вторым синхронизирующим сигналом между высоким уровнем напряжения и низким уровнем напряжения с обеспечением одинакового перемещения между высоким уровнем напряжения и низким уровнем напряжения.
2. Схема GOA по п.1, отличающаяся тем, что в прямой развертке оба из первого синхронизирующего сигнала, электрически связанного с первым тонкопленочным транзистором, и выходного зажима G(n-1) обеспечивают высокий уровень напряжения; в обратной развертке оба из третьего синхронизирующего сигнала, электрически связанного с третьим тонкопленочным транзистором, и выходного зажима G(n+1) обеспечивают высокий уровень напряжения.
3. Схема драйвера затвора на матрице (GOA) на основе полупроводниковых тонкопленочных транзисторов из низкотемпературного поликремния (LTPS), содержащая множество подключенных последовательно блоков GOA, при этом каждый из множества блоков GOA содержит модуль управления разверткой, выходной модуль, модуль снижения напряжения и выходной регулировочный модуль;
при этом n представляет собой положительное целое число и, за исключением первого и последнего блоков GOA, в n-м блоке GOA:
модуль управления разверткой содержит первый тонкопленочный транзистор, третий тонкопленочный транзистор и пятый тонкопленочный транзистор, при этом
первый тонкопленочный транзистор содержит затвор, электрически связанный с первым синхронизирующим сигналом, исток, электрически подключенный к выходному зажиму G(n-1) предыдущего n-1 блока GOA, и сток, электрически подключенный к третьему узлу;
третий тонкопленочный транзистор содержит затвор, электрически связанный с третьим синхронизирующим сигналом, исток, электрически подключенный к выходному зажиму G(n+1) следующего n+1 блока GOA, и сток, электрически подключенный к третьему узлу; и
пятый тонкопленочный транзистор содержит затвор, электрически подключенный к постоянному напряжению на высоком уровне напряжения, исток, электрически подключенный к третьему узлу, и сток, электрически подключенный к первому узлу;
выходной модуль содержит второй тонкопленочный транзистор и первый ускоряющий конденсатор, при этом
второй тонкопленочный транзистор содержит затвор, электрически подключенный к первому узлу, исток, электрически связанный со вторым синхронизирующим сигналом, и сток, электрически подключенный к выходному зажиму G(n); и
один вывод первого ускоряющего конденсатора электрически подключен к первому узлу, а другой вывод электрически подключен к выходному зажиму G(n);
модуль снижения напряжения содержит четвертый тонкопленочный транзистор, шестой тонкопленочный транзистор, седьмой тонкопленочный транзистор, восьмой тонкопленочный транзистор и второй ускоряющий конденсатор, при этом
четвертый тонкопленочный транзистор содержит затвор, электрически подключенный ко второму узлу, исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный к выходному зажиму G(n);
шестой тонкопленочный транзистор содержит затвор, электрически подключенный к третьему узлу, исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный ко второму узлу;
седьмой тонкопленочный транзистор содержит затвор, электрически подключенный ко второму узлу, исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный к первому узлу;
восьмой тонкопленочный транзистор содержит затвор, электрически связанный с четвертым синхронизирующим сигналом, исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный к выходному зажиму G(n); и
один вывод второго ускоряющего конденсатора электрически подключен ко второму узлу, а другой вывод электрически связан со вторым синхронизирующим сигналом; и
выходной регулировочный модуль содержит девятый тонкопленочный транзистор, десятый тонкопленочный транзистор, одиннадцатый тонкопленочный транзистор и двенадцатый тонкопленочный транзистор, при этом
девятый тонкопленочный транзистор содержит затвор, электрически связанный со вторым синхронизирующим сигналом, исток, электрически подключенный к постоянному напряжению на высоком уровне напряжения, и сток, электрически подключенный к четвертому узлу;
десятый тонкопленочный транзистор содержит затвор, электрически подключенный к первому узлу, исток, электрически подключенный к четвертому узлу, и сток, электрически подключенный к выходному зажиму G(n);
одиннадцатый тонкопленочный транзистор содержит затвор, электрически подключенный к выходному зажиму G(n-1), исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный к четвертому узлу; и
двенадцатый тонкопленочный транзистор содержит затвор, электрически подключенный к выходному зажиму G(n+1), исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный к четвертому узлу.
4. Схема GOA по п.3, отличающаяся тем, что перемещение уровня напряжения четвертого узла происходит со вторым синхронизирующим сигналом между высоким уровнем напряжения и низким уровнем напряжения с обеспечением одинакового перемещения между высоким уровнем напряжения и низким уровнем напряжения.
5. Схема GOA по п.3, отличающаяся тем, что обеспечен последовательный вывод импульсов первого синхронизирующего сигнала, второго синхронизирующего сигнала, третьего синхронизирующего сигнала и четвертого синхронизирующего сигнала без перекрывания.
6. Схема GOA по п.3, отличающаяся тем, что в прямой развертке оба из первого синхронизирующего сигнала, электрически связанного с первым тонкопленочным транзистором, и выходного зажима G(n-1) обеспечивают высокий уровень напряжения; в обратной развертке оба из третьего синхронизирующего сигнала, электрически связанного с третьим тонкопленочным транзистором, и выходного зажима G(n+1) обеспечивают высокий уровень напряжения.
7. Схема GOA по п.3, отличающаяся тем, что все тонкопленочные транзисторы представляют собой полупроводниковые тонкопленочные транзисторы из низкотемпературного поликремния.

---