(57) 1. Схема драйвера затворов на матрице (GOA) для жидкокристаллического дисплея (LCD), содержащая множество блоков GOA, соединенных каскадно, и множество блоков GOA на сформированных ступенях, при этом блок GOA на n-й ступени соответствует по меньшей мере одной линии развертки, при этом по меньшей мере одна линия развертки содержит n-ю линию развертки, (n+1)-ю линию развертки и (n+2)-ю линию развертки, при этом блок GOA на n-й ступени содержит
первую схему блокировки понижения напряжения, соединенную с узлом сигнала затвора;
схему повышения напряжения, соединенную с первой схемой блокировки понижения напряжения посредством узла сигнала затвора;
схему ускоряющего конденсатора, соединенную со схемой повышения напряжения посредством узла сигнала затвора;
схему понижения напряжения, соединенную со схемой ускоряющего конденсатора посредством узла сигнала затвора; и
схему синхронизации, соединенную со схемой ускоряющего конденсатора посредством узла сигнала затвора и принимающую первый синхронизирующий сигнал;
при этом первая схема блокировки понижения напряжения и схема понижения напряжения соединены с источником низкого напряжения постоянного тока;
схема синхронизации содержит
первый транзистор, содержащий первый управляющий вывод, соединенный с узлом сигнала затвора, первый входной вывод, соединенный с первым синхронизирующим сигналом, и первый выходной вывод, выводящий пусковой импульс на n-й ступени;
второй транзистор, содержащий второй управляющий вывод, соединенный с узлом сигнала затвора, второй входной вывод, соединенный с первым синхронизирующим сигналом, и второй выходной вывод, соединенный с n-й линией развертки;
третий транзистор, содержащий третий управляющий вывод, соединенный с узлом сигнала затвора, третий входной вывод, соединенный с первым синхронизирующим сигналом, и третий выходной вывод, соединенный с (n+1)-й линией развертки; и
четвертый транзистор, содержащий четвертый управляющий вывод, соединенный с узлом сигнала затвора, четвертый входной вывод, соединенный с первым синхронизирующим сигналом, и четвертый выходной вывод, соединенный с (n+2)-й линией развертки;
при этом схема понижения напряжения содержит
тринадцатый транзистор, содержащий тринадцатый управляющий вывод, соединенный с первой схемой блокировки понижения напряжения, тринадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и тринадцатый выходной вывод, соединенный с n-й линией развертки;
четырнадцатый транзистор, содержащий четырнадцатый управляющий вывод, соединенный со вторым синхронизирующим сигналом, четырнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и четырнадцатый выходной вывод, соединенный с n-й линией развертки;
пятнадцатый транзистор, содержащий пятнадцатый управляющий вывод, соединенный с четвертым синхронизирующим сигналом, пятнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и пятнадцатый выходной вывод, соединенный с n-й линией развертки;
шестнадцатый транзистор, содержащий шестнадцатый управляющий вывод, соединенный с первой схемой блокировки понижения напряжения, шестнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и шестнадцатый выходной вывод, соединенный с (n+1)-й линией развертки;
семнадцатый транзистор, содержащий семнадцатый управляющий вывод, соединенный с третьим синхронизирующим сигналом, семнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и семнадцатый выходной вывод, соединенный с (n+1)-й линией развертки;
восемнадцатый транзистор, содержащий восемнадцатый управляющий вывод, соединенный с пятым синхронизирующим сигналом, восемнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и восемнадцатый выходной вывод, соединенный с (n+1)-й линией развертки;
девятнадцатый транзистор, содержащий девятнадцатый управляющий вывод, соединенный с первой схемой блокировки понижения напряжения, девятнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и девятнадцатый выходной вывод, соединенный с (n+2)-й линией развертки;
двадцатый транзистор, содержащий двадцатый управляющий вывод, соединенный с четвертым синхронизирующим сигналом, двадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и двадцатый выходной вывод, соединенный с (n+2)-й линией развертки;
двадцать первый транзистор, содержащий двадцать первый управляющий вывод, соединенный с шестым синхронизирующим сигналом, двадцать первый входной вывод, соединенный с источником низкого напряжения постоянного тока, и двадцать первый выходной вывод, соединенный с (n+2)-й линией развертки; и
при этом период первого синхронизирующего сигнала, период второго синхронизирующего сигнала и период третьего синхронизирующего сигнала являются равными, и первый синхронизирующий сигнал, второй синхронизирующий сигнал и третий синхронизирующий сигнал запускаются последовательно на основании разности в 1/3 периода; четвертый синхронизирующий сигнал является обратным первому синхронизирующему сигналу, пятый синхронизирующий сигнал является обратным второму синхронизирующему сигналу и шестой синхронизирующий сигнал является обратным третьему синхронизирующему сигналу.
2. Схема драйвера затворов на матрице (GOA) для жидкокристаллического дисплея (LCD), содержащая множество блоков GOA, соединенных каскадно, и множество блоков GOA на сформированных ступенях, при этом блок GOA на n-й ступени соответствует по меньшей мере одной линии развертки, при этом по меньшей мере одна линия развертки содержит n-ю линию развертки, (n+1)-ю линию развертки и (n+2)-ю линию развертки, при этом блок GOA на n-й ступени содержит
первую схему блокировки понижения напряжения, соединенную с узлом сигнала затвора;
схему повышения напряжения, соединенную с первой схемой блокировки понижения напряжения посредством узла сигнала затвора;
схему ускоряющего конденсатора, соединенную со схемой повышения напряжения посредством узла сигнала затвора;
схему понижения напряжения, соединенную со схемой ускоряющего конденсатора посредством узла сигнала затвора; и
схему синхронизации, соединенную со схемой ускоряющего конденсатора посредством узла сигнала затвора и принимающую первый синхронизирующий сигнал;
при этом первая схема блокировки понижения напряжения и схема понижения напряжения соединены с источником низкого напряжения постоянного тока;
схема синхронизации содержит
первый транзистор, содержащий первый управляющий вывод, соединенный с узлом сигнала затвора, первый входной вывод, соединенный с первым синхронизирующим сигналом, и первый выходной вывод, выводящий пусковой импульс на n-й ступени;
второй транзистор, содержащий второй управляющий вывод, соединенный с узлом сигнала затвора, второй входной вывод, соединенный с первым синхронизирующим сигналом, и второй выходной вывод, соединенный с n-й линией развертки;
третий транзистор, содержащий третий управляющий вывод, соединенный с узлом сигнала затвора, третий входной вывод, соединенный с первым синхронизирующим сигналом, и третий выходной вывод, соединенный с (n+1)-й линией развертки; и
четвертый транзистор, содержащий четвертый управляющий вывод, соединенный с узлом сигнала затвора, четвертый входной вывод, соединенный с первым синхронизирующим сигналом, и четвертый выходной вывод, соединенный с (n+2)-й линией развертки.
3. Схема GOA по п.2, отличающаяся тем, что схема ускоряющего конденсатора содержит первый конденсатор, содержащий два вывода, соединенные соответственно с узлом сигнала затвора и пусковым импульсом на n-й ступени.
4. Схема GOA по п.2, отличающаяся тем, что схема повышения напряжения содержит пятый транзистор, содержащий пятый управляющий вывод, принимающий пусковой импульс на (n-3)-й ступени, пятый входной вывод, соединенный с пятым управляющим выводом, и пятый выходной вывод, соединенный с узлом сигнала затвора.
5. Схема GOA по п.2, отличающаяся тем, что первая схема блокировки понижения напряжения содержит
шестой транзистор, содержащий шестой управляющий вывод, принимающий пусковой импульс на (n+3)-й ступени, шестой входной вывод, соединенный с источником низкого напряжения постоянного тока, и шестой выходной вывод, соединенный с узлом сигнала затвора;
седьмой транзистор, содержащий седьмой управляющий вывод, соединенный с узлом сигнала затвора, и седьмой входной вывод, соединенный с источником низкого напряжения постоянного тока;
восьмой транзистор, содержащий восьмой управляющий вывод, соединенный с источником высокого напряжения постоянного тока, восьмой выходной вывод, соединенный с восьмым управляющим выводом, и восьмой входной вывод, соединенный с седьмым выходным выводом;
девятый транзистор, содержащий девятый управляющий вывод, соединенный с узлом сигнала затвора, и девятый входной вывод, соединенный с источником низкого напряжения постоянного тока;
десятый транзистор, содержащий десятый управляющий вывод, соединенный с седьмым выходным выводом, десятый входной вывод, соединенный с девятым выходным выводом, и десятый выходной вывод, соединенный с восьмым выходным выводом;
одиннадцатый транзистор, содержащий одиннадцатый управляющий вывод, соединенный с десятым входным выводом, одиннадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и одиннадцатый выходной вывод, соединенный с узлом сигнала затвора;
двенадцатый транзистор, содержащий двенадцатый управляющий вывод, соединенный с десятым входным выводом, двенадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и двенадцатый выходной вывод, соединенный с пусковым импульсом на n-й ступени.
6. Схема GOA по п.2, отличающаяся тем, что схема понижения напряжения содержит
тринадцатый транзистор, содержащий тринадцатый управляющий вывод, соединенный с первой схемой блокировки понижения напряжения, тринадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и тринадцатый выходной вывод, соединенный с n-й линией развертки;
четырнадцатый транзистор, содержащий четырнадцатый управляющий вывод, соединенный со вторым синхронизирующим сигналом, четырнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и четырнадцатый выходной вывод, соединенный с n-й линией развертки;
пятнадцатый транзистор, содержащий пятнадцатый управляющий вывод, соединенный с четвертым синхронизирующим сигналом, пятнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и пятнадцатый выходной вывод, соединенный с n-й линией развертки;
шестнадцатый транзистор, содержащий шестнадцатый управляющий вывод, соединенный с первой схемой блокировки понижения напряжения, шестнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и шестнадцатый выходной вывод, соединенный с (n+1)-й линией развертки;
семнадцатый транзистор, содержащий семнадцатый управляющий вывод, соединенный с третьим синхронизирующим сигналом, семнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и
семнадцатый выходной вывод, соединенный с (n+1)-й линией развертки;
восемнадцатый транзистор, содержащий восемнадцатый управляющий вывод, соединенный с пятым синхронизирующим сигналом, восемнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и восемнадцатый выходной вывод, соединенный с (n+1)-й линией развертки;
девятнадцатый транзистор, содержащий девятнадцатый управляющий вывод, соединенный с первой схемой блокировки понижения напряжения, девятнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и девятнадцатый выходной вывод, соединенный с (n+2)-й линией развертки;
двадцатый транзистор, содержащий двадцатый управляющий вывод, соединенный с четвертым синхронизирующим сигналом, двадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и двадцатый выходной вывод, соединенный с (n+2)-й линией развертки;
двадцать первый транзистор, содержащий двадцать первый управляющий вывод, соединенный с шестым синхронизирующим сигналом, двадцать первый входной вывод, соединенный с источником низкого напряжения постоянного тока, и двадцать первый выходной вывод, соединенный с (n+2)-й линией развертки.
7. Схема GOA по п.2, отличающаяся тем, что схема GOA дополнительно содержит вторую схему блокировки понижения напряжения, содержащую
двадцать второй транзистор, содержащий двадцать второй управляющий вывод, соединенный с четвертым синхронизирующим сигналом, двадцать второй входной вывод, соединенный с источником низкого напряжения постоянного тока, и двадцать второй выходной вывод, соединенный с узлом сигнала затвора;
двадцать третий транзистор, содержащий двадцать третий управляющий вывод, соединенный с четвертым синхронизирующим сигналом, двадцать третий входной вывод, соединенный с источником низкого напряжения постоянного тока, и двадцать третий выходной вывод, соединенный с пусковым импульсом на n-й ступени.
8. Схема GOA по п.6, отличающаяся тем, что период первого синхронизирующего сигнала, период второго синхронизирующего сигнала и период третьего синхронизирующего сигнала являются равными, и первый синхронизирующий сигнал, второй синхронизирующий сигнал и третий синхронизирующий сигнал запускаются последовательно на основании разности в 1/3 периода.
9. Схема GOA по п.6, отличающаяся тем, что четвертый синхронизирующий сигнал является обратным первому синхронизирующему сигналу, пятый синхронизирующий сигнал является обратным второму синхронизирующему сигналу, и шестой синхронизирующий сигнал является обратным третьему синхронизирующему сигналу.
10. Схема драйвера затворов на матрице (GOA) для жидкокристаллического дисплея (LCD), содержащая множество блоков GOA, соединенных каскадно, и множество блоков GOA на сформированных ступенях, при этом блок GOA на n-й ступени соответствует по меньшей мере одной линии развертки, при этом по меньшей мере одна линия развертки содержит (n+3)-ю линию развертки, (n+4)-ю линию развертки и (n+5)-ю линию развертки, при этом блок GOA на n-й ступени содержит
первую схему блокировки понижения напряжения, соединенную с узлом сигнала затвора;
схему повышения напряжения, соединенную с первой схемой блокировки понижения напряжения посредством узла сигнала затвора;
схему ускоряющего конденсатора, соединенную со схемой повышения напряжения посредством узла сигнала затвора;
схему понижения напряжения, соединенную со схемой ускоряющего конденсатора посредством узла сигнала затвора; и
схему синхронизации, соединенную со схемой ускоряющего конденсатора посредством узла сигнала затвора и принимающую четвертый синхронизирующий сигнал;
при этом первая схема блокировки понижения напряжения и схема понижения напряжения соединены с источником низкого напряжения постоянного тока;
схема синхронизации содержит
первый транзистор, содержащий первый управляющий вывод, соединенный с узлом сигнала затвора, первый входной вывод, соединенный с четвертым синхронизирующим сигналом, и первый выходной вывод, выводящий пусковой импульс на (n+3)-й ступени;
второй транзистор, содержащий второй управляющий вывод, соединенный с узлом сигнала затвора, второй входной вывод, соединенный с четвертым синхронизирующим сигналом, и второй выходной вывод, соединенный с (n+4)-й линией развертки;
третий транзистор, содержащий третий управляющий вывод, соединенный с узлом сигнала затвора, третий входной вывод, соединенный с четвертым синхронизирующим сигналом, и третий выходной вывод, соединенный с (n+5)-й линией развертки; и
четвертый транзистор, содержащий четвертый управляющий вывод, соединенный с узлом сигнала затвора, четвертый входной вывод, соединенный с четвертым синхронизирующим сигналом, и четвертый выходной вывод, соединенный с (n+5)-й линией развертки.
11. Схема GOA по п.10, отличающаяся тем, что схема ускоряющего конденсатора содержит первый конденсатор, содержащий два вывода, соединенные соответственно с узлом сигнала затвора и пусковым импульсом на (n+3)-й ступени.
12. Схема GOA по п.10, отличающаяся тем, что схема повышения напряжения содержит пятый транзистор, содержащий пятый управляющий вывод, принимающий пусковой импульс на n-й ступени, пятый входной вывод, соединенный с пятым управляющим выводом, и пятый выходной вывод, соединенный с узлом сигнала затвора.
13. Схема GOA по п.10, отличающаяся тем, что первая схема блокировки понижения напряжения содержит
шестой транзистор, содержащий шестой управляющий вывод, принимающий пусковой импульс на (n+6)-й ступени, шестой входной вывод, соединенный с источником низкого напряжения постоянного тока, и шестой выходной вывод, соединенный с узлом сигнала затвора;
седьмой транзистор, содержащий седьмой управляющий вывод, соединенный с узлом сигнала затвора, и седьмой входной вывод, соединенный с источником низкого напряжения постоянного тока;
восьмой транзистор, содержащий восьмой управляющий вывод, соединенный с источником высокого напряжения постоянного тока, восьмой выходной вывод, соединенный с восьмым управляющим выводом, и восьмой входной вывод, соединенный с седьмым выходным выводом;
девятый транзистор, содержащий девятый управляющий вывод, соединенный с узлом сигнала затвора, и девятый входной вывод, соединенный с источником низкого напряжения постоянного тока;
десятый транзистор, содержащий десятый управляющий вывод, соединенный с седьмым выходным выводом, десятый входной вывод, соединенный с девятым выходным выводом, и десятый выходной вывод, соединенный с восьмым выходным выводом;
одиннадцатый транзистор, содержащий одиннадцатый управляющий вывод, соединенный с десятым входным выводом, одиннадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и одиннадцатый выходной вывод, соединенный с узлом сигнала затвора;
двенадцатый транзистор, содержащий двенадцатый управляющий вывод, соединенный с десятым входным выводом, двенадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и двенадцатый выходной вывод, соединенный с пусковым импульсом на (n+3)-й ступени.
14. Схема GOA по п.10, отличающаяся тем, что схема понижения напряжения содержит
тринадцатый транзистор, содержащий тринадцатый управляющий вывод, соединенный с первой схемой блокировки понижения напряжения, тринадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и тринадцатый выходной вывод, соединенный с (n+3)-й линией развертки;
четырнадцатый транзистор, содержащий четырнадцатый управляющий вывод, соединенный с первым синхронизирующим сигналом, четырнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и четырнадцатый выходной вывод, соединенный с (n+3)-й линией развертки;
пятнадцатый транзистор, содержащий пятнадцатый управляющий вывод, соединенный с третьим синхронизирующим сигналом, пятнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и пятнадцатый выходной вывод, соединенный с (n+3)-й линией развертки;
шестнадцатый транзистор, содержащий шестнадцатый управляющий вывод, соединенный с первой схемой блокировки понижения напряжения, шестнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и шестнадцатый выходной вывод, соединенный с (n+4)-й линией развертки;
семнадцатый транзистор, содержащий семнадцатый управляющий вывод, соединенный со вторым синхронизирующим сигналом, семнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и семнадцатый выходной вывод, соединенный с (n+4)-й линией развертки;
восемнадцатый транзистор, содержащий восемнадцатый управляющий вывод, соединенный с четвертым синхронизирующим сигналом, восемнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и восемнадцатый выходной вывод, соединенный с (n+4)-й линией развертки;
девятнадцатый транзистор, содержащий девятнадцатый управляющий вывод, соединенный с первой схемой блокировки понижения напряжения, девятнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и девятнадцатый выходной вывод, соединенный с (n+5)-й линией развертки;
двадцатый транзистор, содержащий двадцатый управляющий вывод, соединенный с третьим синхронизирующим сигналом, двадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и двадцатый выходной вывод, соединенный с (n+5)-й линией развертки;
двадцать первый транзистор, содержащий двадцать первый управляющий вывод, соединенный с пятым синхронизирующим сигналом, двадцать первый входной вывод, соединенный с источником низкого напряжения постоянного тока, и двадцать первый выходной вывод, соединенный с (n+5)-й линией развертки.
15. Схема GOA по п.10, отличающаяся тем, что схема GOA дополнительно содержит вторую схему блокировки понижения напряжения, содержащую
двадцать второй транзистор, содержащий двадцать второй управляющий вывод, соединенный с первым синхронизирующим сигналом, двадцать второй входной вывод, соединенный с источником низкого напряжения постоянного тока, и двадцать второй выходной вывод, соединенный с узлом сигнала затвора;
двадцать третий транзистор, содержащий двадцать третий управляющий вывод, соединенный с первым синхронизирующим сигналом, двадцать третий входной вывод, соединенный с источником низкого напряжения постоянного тока, и двадцать третий выходной вывод, соединенный с пусковым импульсом на (n+3)-й ступени.
16. Схема GOA по п.14, отличающаяся тем, что период первого синхронизирующего сигнала, период второго синхронизирующего сигнала и период третьего синхронизирующего сигнала являются равными, и первый синхронизирующий сигнал, второй синхронизирующий сигнал и третий синхронизирующий сигнал запускаются последовательно на основании разности в 1/3 периода.
17. Схема GOA по п.14, отличающаяся тем, что четвертый синхронизирующий сигнал является обратным первому синхронизирующему сигналу, пятый синхронизирующий сигнал является обратным второму синхронизирующему сигналу, и шестой синхронизирующий сигнал является обратным третьему синхронизирующему сигналу.

---